Auf einen Blick
Erfahrener Senior Verification Lead mit 14+ Jahren und 12+ Jahren SystemVerilog/UVM gesucht zur Führung von High-Speed IP und SoC Verification mit PCIe-Fokus, Team-Leadership für 10+ Engineers in Hyderabad.
💰 ~$100.000–160.000/Jahr (geschätzt)
📊 Lead
🕒 Vollzeit
🌍 Vor Ort
🗺️ APAC
- 14+ Jahre Verification Experience
- 12+ Jahre SystemVerilog und UVM
- Expert PCIe Protocol Knowledge
- 10+ Years Team Leadership
SystemVerilog
UVM
SoC Verification
Silicon Bring-Up
Team Leadership
Automation
Coverage Analysis
Gehalt geschätzt anhand Lead-Level Verification Engineer mit 14+ Jahren, Hyderabad Markt: 10-60 LPA, aber Senior Verification Lead global: $100-160k.. Kein Gehalt in der Anzeige angegeben.
✅ Geeignet für
- Senior Verification Ingenieure mit Leadership-Aspiration
- ASIC und Semiconductor Design Experte
- SoC und Protocol Verification Spezialisten
🚫 Weniger geeignet
- Junior/Mid-Level Verification Engineer (14+ Jahre erforderlich)
- Ohne PCIe oder High-Speed Erfahrung
- Non-Indian-Residenten (Onsite Hyderabad erforderlich)
💡 Gut zu wissen
- ASIC Verification ist hochspezialisiert
- 14+ Jahre ist strenge Anforderung für diese Seniority
- Team-Leadership und Mentoring sind kritische Komponenten
Über das Unternehmen
Weekday vermittelt für einen ihrer Clients in Hyderabad. Senior-Rolle für Verification Leadership im ASIC/Semiconductor-Bereich mit PCIe und SoC Fokus.
Deine Aufgaben
- Führung der Verification von High-Speed IPs und Subsystemen mit Fokus auf PCIe
- Definition von Verification-Strategien, Methodologien, Plänen und Schedules
- Drive End-to-End Verification von Specification bis Product Qualification und Silicon Bring-Up
- Etablierung skalierbarer und wiederverwendbarer Verification-Umgebungen
- Entwicklung und Implementierung von Automation-Lösungen für Verification Produktivität
- Enge Zusammenarbeit mit Architecture und Design Teams
- Verification Closure inkl. Coverage Analysis und Regression Management
- Verification von PCIe Root Complex, Endpoint und SR-IOV Funktionalität
- Unterstützung von Silicon Bring-Up Aktivitäten
- Team-Leadership und Mentoring von 10+ Verification Engineers
Deine Voraussetzungen
- 14+ Jahre Gesamt-Verification-Erfahrung
- 12+ Jahre hands-on Erfahrung in IP/Subsystem Verification mit SystemVerilog und UVM
- Expert-Level Kenntnis von PCIe Protokollen
- Starkes Verständnis von SoC Verification, Processor Architecture und Storage Controller
- Erfahrung mit Industry-Standard Interfaces wie PCIe/NVMe, NAND und AXI
- Proven Experience Leading Teams von 10+ Engineers
- Erfahrung mit Verification Automation und Portabilität
- Silicon Bring-Up und Post-Silicon Debugging Erfahrung
- Strong Technical Leadership und Mentoring Capabilities
- Bachelor oder Master in Electrical Engineering oder verwandter Disziplin
