Auf einen Blick
Senior Layout Design Engineer für CMOS/BiCMOS Custom Layouts in Halbleiter-Präzisions-Timing-Design. Erfordert 10+ Jahre Erfahrung mit Cadence Virtuoso und TSMC-Prozessen.
💰 ~$130.000–190.000/Jahr (geschätzt)
📊 Senior
🕒 Vollzeit
🗺️ APAC
- BA/BS in Layout Design
- 10 Jahre Layout Design-Erfahrung
- TSMC Prozess-Erfahrung (180nm/65nm/22nm)
- Cadence Virtuoso-Beherrschung
Cadence Virtuoso
DRC/LVS/ERC
Floor Planning
Device Matching
Gehalt geschätzt anhand Senior Layout Engineer mit 10+ Jahren CMOS/BiCMOS Erfahrung. Kein Gehalt in der Anzeige angegeben.
✅ Geeignet für
- Erfahrene IC Layout Designer
- CMOS Design Spezialisten
- Halbleiter-Layout-Profis
🚫 Weniger geeignet
- Anfänger in IC Layout
- Personen ohne Cadence Virtuoso-Erfahrung
- Digital-fokussierte Designer ohne Analog-Erfahrung
💡 Gut zu wissen
- TSMC Prozess-Technologie ist zentral
- Cadence Virtuoso ist Standard-Tool
- DRC/LVS/ERC Debugging ist täglich-Aktivität
- Mentoring von Junior/Offshore-Teams ist Erwartung
Über das Unternehmen
SiTime ist ein globaler Halbleiterhersteller spezialisiert auf Präzisions-Timing-Lösungen für elektronische Systeme weltweit.
Deine Aufgaben
- Top-Level Chip-Planning und Block-Level Custom Layouts für CMOS und BiCMOS Schaltungen durchführen
- Schematic-driven Layout und Design-Constraints implementieren
- Die Area-effiziente Layouts gemäß Circuit-Designer-Anforderungen designen
- Block- und Top-Level Layouts durchführen
- Floor-Planning, Power-Line-Planning, Shielding und Device-Matching-Layout implementieren
- Layout-Verifikation durchführen: DRC, LVS und ERC Checks
- Chip-Level Routing und Layout-Integration durchführen
- Chip-Level Verifikation und Tape-Out durchführen
- Junior Layout-Ingenieure und Offshore-Layout-Auftragnehmer trainieren
- Common Best Practices und Workflows über alle Seiten entwickeln
- Build-Prozesse und Verfahren zur Qualitätsverbesserung beitragen
Deine Voraussetzungen
- BA/BS in Layout Design oder verwandtem Feld oder gleichwertiger Erfahrung
- 10 Jahre Erfahrung mit Layout Design für Analog- und Full-Custom Digital Blocks
- Erfahrung mit TSMC 180nm, 65nm, 22nm Prozesstechnologien
- Versiertheit mit Cadence Virtuoso Layout-Tools
- Solide Arbeitskenntnis von DRC/LVS/ERC Debugging (Cadence PVS oder Mentor Calibre)
- Konzeptuelles Verständnis von Layout-Themen (Parasit, Matching, Crosstalk, LDD-Effekte)
- Starke Fähigkeit zur Lösung von Device-Matching und Signal-Integrity-Problemen
- Erfahrung in Chip-Level Floor Planning und Analog Block Integration
- Ability to lift, push, and pull up to 5 lbs
Benefits
Wettbewerbsfähige Gesamtvergütung, Aktienbeteiligung, umfassende Gesundheitsversicherung, Altersvorsorge.
